دلفین سر و صدا مخلوط دهنده سیگنال قرار دارند و چند زبان شبیه ساز رایگان برای PCB و طرح های IC است. این گسترش قابلیت های خود را برای سیگنال مخلوط حساسیت تجزیه و تحلیل و کد پوشش، به منظور شناسایی نقاط ضعف مدار برای طراح آگاهانه DFM و به تشخیص عیوب در Testbenches مجازی
چه جدید در این نسخه است:.
این نسخه بهبود می بخشد زمان اجرا بارگذاری فایل های بزرگ Verilog با تعداد مهم بنادر و پیاده سازی پشتیبانی از دستور .malias به اختصاص یک نام مستعار برای یک مدل یا زیر مدار نام، همراه با تعدادی از اصلاحات جزئی.
این نسخه پیاده سازی پیشرفت های عمده به نمونه از مدل های رفتاری (HDL / HDL-AMS) در netlists SPICE با مخلوط کلان مدل، بهتر:
جدید در نسخه 5.19.0 است قابلیت های چند نخ برای افزایش سرعت شبیه سازی گذرا از طرح های آنالوگ، مونت کارلو و جارو تجزیه و تحلیل در طرح منطق، یک دامنه رنگ آمیزی بیننده با فاز و قدر مشاهده، .MODEL برای Verilog-A مدل ریخته گری، .NRT برای چک کردن هم ارزی بین شکل موج، و قابلیت تعریف یک دایرکتوری به تغییر مسیر تمام فایل های خروجی.
جدید در نسخه 5.18.0 است:
در این نسخه پیاده سازی پیشرفت های عمده در میان است که دامنه رنگ آمیزی برای یک برآورد اولیه از قطب / صفر مکان، بخشنامه .PZ برای قطب / تجزیه و تحلیل صفر، پشتیبانی از فایل های .wav به عنوان خروجی از طرح های منطقی، و تقسیم بندی CCS توابع پردازش استخراج.
جدید در نسخه 5.17.0 است:
در این نسخه پیاده سازی پیشرفت های عمده از جمله گسترش اظهار مبتنی بر تأیید (ABV) قابلیت با SystemVerilog اظهارات (SVA)، انطباق با Verilog-AMS wreal برای رئال به ارزش مدلسازی (RVM)، افزایش Verilog-HDL و Verilog-A انطباق زبان، بهبود سازگاری HSPICE با .اگر، .ELSIF، .ELSE، .ENDIF مشروط تولید اظهارات، و شتاب در حال بارگذاری مدار، مونت کارلو و تجزیه و تحلیل جارو.
جدید در نسخه 5.16.2 است:
در این نسخه ارائه می شود افزایش سرعت قابل توجهی برای بارگذاری فایل های کتابخانه SPICE و مدارات، به خصوص قابل توجه فایل هنگام دسترسی بر روی دیسک شبکه آهسته است.
تعدادی از پیشرفت های جزئی و رفع نیز ساخته شد.
جدید در نسخه 5.15.2 است:
به تعدادی از نقص اصلاح شد و برخی از پیشرفت های جزئی به اجرا در آمد.
چه در نسخه 5.15.1 جدید است:
به سر و صدا - نمایش:
فراهمکنندگان:
اضافه شده یک منو به 'برابر همه "و" آشکار همه' اقلام در ویرایشگر متن (DDIsa05778 - سر و صدا 5.15.0).
اضافه شده یک گزینه در & quot؛ افزودن آثار و & quot؛ گفت و گو اجازه می دهد برای ردیابی بردار منطق به عنوان ارزش بدون علامت در نمودار آنالوگ (DDIsa05953 - سر و صدا 5.15.0).
اضافه شده راست کلیک کنید و ورود به منو در پنل مدار اجازه می دهد برای حذف مدارهای اخیر (DDIsa05981 - سر و صدا 5.15.0).
اضافه شده مطالب منو به نمایش / عدم نمایش پانل سمت چپ و پایین که می تواند قبلا تنها با دو بار کلیک بر روی انجام
نفاق انداز ورود به (DDIsa06032 - سر و صدا 5.15.1).
اجرا صادرات از راه اندازی برنامه به دایرکتوری مدار و ویرایش باهم مدار guration فی با گفت و گو ترجیحات (DDIsa06034 - سر و صدا 5.15.1).
پیاده سازی امکان ارتباط یک اسکریپت کنید Tcl با یک مدار ثبت نام مدار توابع خاص قلاب (DDIsa06098 - سر و صدا 5.15.1).
دست زدن به بهبود کنترل شبیه ساز فی لو به روز رسانی به طوری که فی اصلی لو آسیب دیده است نیست که وجود ندارد و فضای سمت چپ بر روی
دیسک (DDIsa06209 - سر و صدا 5.15.1).
مودی کاتیون فی:
مودی دست زدن به اورژانس فی از گفت و گو FFT به اجازه می دهد کاتیون خاص از زمان منفی (DDIsa04663 - سر و صدا 5.15.0).
مودی ED فی سر و صدا ساخت شراب جاسازی شده تحت لینوکس برای حذف متعدد پیغام خطا اکسلیب صادر هنگامی که در حال اجرا
نمایش داده شده در سرور از Cygwin X (DDIsa05532 - سر و صدا 5.15.0).
پیاده سازی دمای پیش فرض به 25 degC برابر زمانی که HSPICE FL avor انتخاب شده است (DDIsa05790 - سر و صدا 5.15.0).
مودی نسل ED فی از عامل نقطه فی لو به طوری که داده منطق مربوط است خروجی به طور پیش فرض نیست و می تواند از طریق فعال
تنظیمات نرم افزار (DDIsa05154 - سر و صدا 5.15.1).
فی مودی اد پارامتر 'OP' از '.AC' دستورات و .NOISE که باید همان مقدار پیش فرض دارند (DDIsa06037 - سر و صدا 5.15.1).
اصلاح embeddedWinelib اجازه می دهد تا بارگذاری فی له با نام مسیر بسیار طولانی تحت لینوکس (DDIsa06193 - سر و صدا 5.15.1).
اشکال فی زینگ:
نسخه شراب اصلاح سر و صدا به منظور قادر به بارگذاری مدار نیاز به بیش از 600 مگابایت از حافظه اختصاص داده (DDIsa05525 - سر و صدا 5.15.0).
اصلاح نمایش مقادیر VHDL-AMS داخلی در گفت و گو افزودنی ردیابی (DDIsa06096 - سر و صدا 5.15.1).
دست زدن به اصلاح از دستور '.TRACE که باید مورد نمی حساس بر روی شکل موج' ONOISE 'در طول تجزیه و تحلیل نویز (DDIsa06106 - سر و صدا 5.15.1).
اصلاح صادرات صوتی فی له از & quot؛ را فایل صوتی ... & quot؛ را گفت و گو که با یک پیغام خطا ساقط شد (DDIsa06117 - سر و صدا 5.15.1).
اصلاح SNR و THD محاسبات زمانی که در یک پنجره عمومی از نتایج .FFT فی لو (DDIsa06192 - سر و صدا 5.15.1) انجام می شود.
دست زدن به شکل موج FFT اصلاح از * .fft.amf در ویندوز عمومی به طوری که آنها در -400dB به جای -300dB کلمپ (DDIsa06240 - سر و صدا 5.15.1).
دست زدن به اصلاح از بررسی به روز رسانی که می تواند باعث سر و صدا به سقوط در حضور یک ورودی تغییر خالی (DDIsa06242 - سر و صدا 5.15.1).
اصلاح superposing شکل موج که برای شبیه سازی منطق غیر فعال شد (DDIsa06258 - سر و صدا 5.15.1).
اصلاح صفحه نمایش از ارزش ها در ترا (DDIsa06264 - سر و صدا 5.15.1).
سر و صدا - دسته:
فراهمکنندگان:
پیاده سازی امکان ارتباط یک اسکریپت کنید Tcl با یک مدار ثبت نام مدار توابع خاص قلاب (DDIsa06098 - سر و صدا 5.15.1).
کاتیونهای فی مودی
اصلاح embeddedWinelib اجازه می دهد تا بارگذاری فی له با نام مسیر بسیار طولانی تحت لینوکس (DDIsa06193 - سر و صدا 5.15.1).
اشکال فی زینگ:
نسخه شراب اصلاح سر و صدا به منظور قادر به بارگذاری مدار نیاز به بیش از 600 مگابایت از حافظه اختصاص داده (DDIsa05525 - سر و صدا 5.15.0).
سر و صدا - هسته
فراهمکنندگان:
پشتیبانی پیاده سازی از دستور '.OPTION TNOM = وال "برای سازگاری با HSPICE (DDIsa05531 - سر و صدا 5.15.0).
دست زدن به اجرا از مدل C-منطق با استفاده از در خانه مدل شبیه سازی دودویی (BSM) تکنولوژی (DDIsa05602 - سر و صدا 5.15.0).
پیاده سازی حمایت از ویرگول '؛' به عنوان در خط نظر شخصیت برای پیاسپایس FL avor (DDIsa05769 - سر و صدا 5.15.0).
بهبود استخراج DC استفاده شده توسط FFT (DDIsa05774 - سر و صدا 5.15.0).
پیاده سازی دمای پیش فرض به 25 degC برابر زمانی که HSPICE FL avor انتخاب شده است (DDIsa05790 - سر و صدا 5.15.0).
تسریع بارگذاری FL attened netlists SPICE (DDIsa05791 - سر و صدا 5.15.0).
او به & quot؛ زبان = & quot؛ را گزینه به دستور .LIB به منظور اجازه می دهد تعیین زبان توصیف سخت افزار (DDIsa05895 - سر و صدا 5.15.0).
2010 سپتامبر 30 صفحه 10 / 23SMASH 5.15.1، ادم خسیس و لئیم 2.4.1 و SHAKER 5.15.1 ویژگی های جدید
پیاده سازی بهبود یافته تجزیه SPICE برای سرعت بخشیدن به تجزیه و ارائه گزارش خطا بهتر از جمله فی لو و شماره خط (DDIsa01619 - سر و صدا 5.15.1).
(- سر و صدا 5.15.1 DDIsa03199) همگرایی برای برخی از مدل های پیاسپایس با بهبود تشخیص از متناهی غیر (نان) ارزش در طول عامل نقطه و تجزیه و تحلیل گذرا بهبود یافته است.
پیاده سازی تجزیه SPICE از دستورات .INCLUDE در زیر مدار برای سازگاری HSPICE (DDIsa04326 - سر و صدا 5.15.1).
پیاده سازی تجزیه SPICE از دستورات .LIB در زیر مدار برای سازگاری HSPICE (DDIsa05538 - سر و صدا 5.15.1).
دست زدن به اجرا تنظیمات guration فی در مدار باهم (DDIsa06035 - سر و صدا 5.15.1).
پیاده سازی امکان ارتباط یک اسکریپت کنید Tcl با یک مدار ثبت نام مدار توابع خاص قلاب (DDIsa06098 - سر و صدا 5.15.1).
دست زدن به بهبود کنترل شبیه ساز فی لو به روز رسانی به طوری که فی اصلی لو آسیب دیده است نیست که هیچ فضای سمت چپ بر روی دیسک وجود دارد (DDIsa06209 - سر و صدا 5.15.1).
مودی کاتیون فی:
مودی دست زدن به اورژانس فی از شبیه سازی آنالوگ برای جلوگیری از شبیه سازی زمانی که داده های شکل موج می تواند به Fi باینری له نمی شود نوشته شده است، برای
به عنوان مثال زمانی که هیچ فضای دیسک در صورت موجود بودن (DDIsa05907 - سر و صدا 5.15.0).
تغییر یک پیغام خطا را به یک پیام هشدار دهنده زمانی که روش همگرایی PowerUp در طول تجزیه و تحلیل عامل نقطه شکست مواجه (DDIsa05980 - سر و صدا 5.15.0).
فی مودی محدودیت برای کیت SPICE هنگام استفاده از گزینه کشف (- سر و صدا 5.15.0 DDIsa06011) اد.
مودی نسل ED فی از عامل نقطه فی لو به طوری که داده منطق مربوط است خروجی به طور پیش فرض نیست و می توان از طریق تنظیمات برنامه (DDIsa05154 - سر و صدا 5.15.1) را فعال کنید.
مودی دست زدن به اورژانس فی سیگنال منطق در یک سلسله مراتب مدار Verilog اتصال SPICE زیر مدارات به دستگاه های غیر ضروری رابط (DDIsa05442 - سر و صدا 5.15.1) ایجاد کنید.
فی مودی اد پارامتر 'OP' از '.AC' دستورات و .NOISE که باید همان مقدار پیش فرض دارند (DDIsa06037 - سر و صدا 5.15.1).
مودی دست زدن به اورژانس فی از توصیف منطق وارد به طوری که BSM متوسط فی له می تواند لود زمانی که کد منبع Verilog در دسترس نیست (DDIsa06186 - سر و صدا 5.15.1).
اصلاح embeddedWinelib اجازه می دهد تا بارگذاری فی له با نام مسیر بسیار طولانی تحت لینوکس (DDIsa06193 - سر و صدا 5.15.1).
دست زدن به بهینه از مسدود کردن چند اختصاص در یک سیگنال در همان دلتا چرخه (DDIsa06281 - سر و صدا 5.15.1).
اشکال فی زینگ:
مدیریت ادویه اصلاح به نمونه Verilog هنگام دفع پارامترهای واقعی ادویه به پارامترهای Verilog عدد صحیح (DDIsa03293 - سر و صدا 5.15.0).
اصلاح محاسبه قدرت آنالوگ زمانی که دستگاه های SPICE به طور مستقیم از Verilog-A نمونه (DDIsa05921 - سر و صدا 5.15.0).
اصلاح عامل نقطه فی لو خروجی زمانی که انتخاب اطلاعات دستگاه قرار است به & quot؛ تمام اطلاعات و & quot؛ (DDIsa05923 - سر و صدا 5.15.0).
نشت حافظه است که زمانی که بسته شدن یک مدار با .PRINT و .PRINTALL دستورات در کنترل شبیه ساز فی لو (- سر و صدا 5.15.0 DDIsa05946) رخ داده است را اصلاح کرد.
VEC_WRITE اصلاح شد که اضافه داده ها به پایان VEC فی لو زمانی که شبیه سازی را چند بار اجرا شد (DDIsa06007 - سر و صدا 5.15.0).
اصلاح نشت حافظه است که زمانی که بسته شدن یک مدار با دستورات .MEASURE در کنترل شبیه ساز فی لو (DDIsa06008 - سر و صدا 5.15.0) رخ داده است.
اصلاح خطای deallocation حافظه زمانی که یک دستور .LIB تولید یک خطای تجزیه است که می تواند باعث سر و صدا به مسدود (DDIsa06017 - سر و صدا 5.15.0).
اصلاح یک تصادف است که می تواند در طول تجزیه و تحلیل عامل نقطه از مدار با توصیف VHDL-AMS (DDIsa06021 - سر و صدا 5.15.0) رخ می دهد.
اصلاح VEC_READ veri کاتیون فی از قالب آنالوگ است که اشتباه هنگام VOH و ارزش VOL مطابقت VIH و ارزش VIL نیست (DDIsa06022 - سر و صدا 5.15.0).
مقدار دهی اولیه اصلاح لاپلاس تابع مدل که می تواند در طول تجزیه و تحلیل عامل نقطه نادرست (DDIsa06026 - سر و صدا 5.15.0).
دست زدن به شبکه استفاده نشده تصحیح شده را در توصیف Verilog-A که مطالب در ماتریس ایجاد و باعث مشکلات همگرایی (DDIsa05229 - سر و صدا 5.15.1).
دست زدن به اصلاح از خلق و خوی پارامتر به صورت خودکار در هنگام اجرای تجزیه و تحلیل جارو (DDIsa05368 - سر و صدا 5.15.1).
دست زدن به اصلاح از تابع جدول که سقوط کرد هنگامی که ارزش 'X' بود تعریف در جهت افزایش نمی (DDIsa05969 - سر و صدا 5.15.1).
(- سر و صدا 5.15.1 DDIsa06027) Verilog-A عملگر لاپلاس که می تواند باعث culties فی DIF به Fi دوم عامل نقطه را اصلاح کرد.
دست زدن به وابستگی به اصلاح از Verilog فی له همراه با 'شامل بخشنامه که توسط مدیریت وابستگی نادیده گرفته شد (DDIsa06030 - سر و صدا 5.15.1).
اتصال اصلاح سیگنال منطق به پورت آنالوگ بود که دیگر ایجاد یک ماژول رابط (DDIsa06052 -SMASH 5.15.1).
Correctedmeasurements در سیگنال کوچک شکل موج فی له و افزود نام مستعار formeasure بخشنامه فی لو پارامترهای (DDIsa06065 - سر و صدا 5.15.1).
دست زدن به اصلاح از دستور .JITTER که بود که بعد از بارگیری مجدد مدار (DDIsa06080 - سر و صدا 5.15.1) استخراج نیست.
اصلاح یک تصادف است که می تواند در طول دهی اولیه یک Verilog-A سیگنال آنالوگ رخ می دهد (DDIsa06097 - سر و صدا 5.15.1).
دست زدن به اصلاح سیگنال VHDL-AMS دامنه شد که برای تجزیه و تحلیل سیگنال کوچک به روز نیست که operatingpoint یا تجزیه و تحلیل گذرا اول (DDIsa06103 - سر و صدا 5.15.1) اجرا شد.
دست زدن به اصلاح از دستور '.TRACE که باید مورد نمی حساس بر روی شکل موج' ONOISE 'در طول تجزیه و تحلیل نویز (DDIsa06106 - سر و صدا 5.15.1).
ویژگی ها:
(- سر و صدا 5.15.1 DDIsa06108) اصلاح از VCD فی له که می تواند نادرست وقتی که خاطرات ترسیم شد تولید می شود.
اصلاح یک تصادف است که زمانی که در حال اجرا تجزیه و تحلیل عامل-چند نقطه در حالت دسته ای و هدایت خروجی به یک رخ داده است
فی لو (DDIsa06161 - سر و صدا 5.15.1).
صرفه جویی در اصلاح از .FFT نتیجه فی لو هنگامی که به & quot؛ متوسط و & quot؛ فعال است (DDIsa06171 - سر و صدا 5.15.1).
اصلاح SNR و THD محاسبات زمانی که در یک پنجره عمومی از نتایج .FFT فی لو (DDIsa06192 - سر و صدا 5.15.1) انجام می شود.
اصلاح تولید ICD فی لو نام که با شاخص توسط یک زمانی که در حال اجرا تجزیه و تحلیل مونت کارلو (DDIsa06211 - سر و صدا 5.15.1) ذخیره شده است.
نمایش اصلاح از یک اقدام DC غیر منتظره منجر فی لو پیغام خطا در هنگام اجرای جارو و مونت کارلو تجزیه و تحلیل (DDIsa06234 - سر و صدا 5.15.1).
دست زدن به اصلاح از نظر درون خطی با شروع از کاراکتر '$' در داخل دستورات (DDIsa06235 - سر و صدا 5.15.1).
دست زدن به اصلاح وابستگی بین پارامتر خلق و خوی و .TEMP بخشنامه (DDIsa06245 - سر و صدا 5.15.1).
اصلاح SPICE نمونه زیر مدار از توصیف منطق است که می تواند با خطا مواجه شد instantiating چندین زیر مدارات (DDIsa06248 - سر و صدا 5.15.1).
اصلاح superposing شکل موج که برای شبیه سازی منطق غیر فعال شد (DDIsa06258 - سر و صدا 5.15.1).
اصلاح صفحه نمایش از ارزش ها در ترا (DDIsa06264 - سر و صدا 5.15.1).
دست زدن به اصلاح از netlists مدار با وابستگی کتابخانه دایره موجود در برخی خاص کتابخانه ریخته گری فی له که باعث تصادف شد (DDIsa06276 - سر و صدا 5.15.1).
سر و صدا - SPICE:
فراهمکنندگان:
پشتیبانی پیاده سازی از دستور '.OPTION TNOM = وال "برای سازگاری با HSPICE (DDIsa05531 - سر و صدا 5.15.0).
پیاده سازی حمایت از ویرگول '؛' به عنوان در خط نظر شخصیت برای پیاسپایس FL avor (DDIsa05769 - سر و صدا 5.15.0).
بهبود استخراج DC استفاده شده توسط FFT (DDIsa05774 - سر و صدا 5.15.0).
تسریع بارگذاری FL attened netlists SPICE (DDIsa05791 - سر و صدا 5.15.0).
مدل یکپارچه دستگاه SPICE PSP نسخه 103.1 (DDIsa05936 - سر و صدا 5.15.0).
پیاده سازی بهبود یافته تجزیه SPICE برای سرعت بخشیدن به تجزیه و ارائه گزارش خطا بهتر از جمله فی لو و شماره خط (DDIsa01619 - سر و صدا 5.15.1).
(- سر و صدا 5.15.1 DDIsa03199) همگرایی برای برخی از مدل های پیاسپایس با بهبود تشخیص از متناهی غیر (نان) ارزش در طول عامل نقطه و تجزیه و تحلیل گذرا بهبود یافته است.
پیاده سازی تجزیه SPICE از دستورات .INCLUDE در زیر مدار برای سازگاری HSPICE (DDIsa04326 - سر و صدا 5.15.1).
پیاده سازی تجزیه SPICE از دستورات .LIB در زیر مدار برای سازگاری HSPICE (DDIsa05538 - سر و صدا 5.15.1).
پشتیبانی پیاده سازی برای نام های مختلف که Verilog-AMS فی له constants.vams و disciplines.vams می توانید (DDIsa06152 - سر و صدا 5.15.1).
مودی کاتیون فی:
مودی دست زدن به اورژانس فی از شبیه سازی آنالوگ برای جلوگیری از شبیه سازی زمانی که داده های شکل موج می تواند به Fi باینری له نمی شود نوشته شده است، برای
به عنوان مثال زمانی که هیچ فضای دیسک در صورت موجود بودن (DDIsa05907 - سر و صدا 5.15.0).
تغییر یک پیغام خطا را به یک پیام هشدار دهنده زمانی که روش همگرایی PowerUp در طول تجزیه و تحلیل عامل نقطه شکست مواجه (DDIsa05980 - سر و صدا 5.15.0).
مودی دست زدن به اورژانس فی سیگنال منطق در یک سلسله مراتب مدار Verilog اتصال SPICE زیر مدارات به دستگاه های غیر ضروری رابط (DDIsa05442 - سر و صدا 5.15.1) ایجاد کنید.
فی مودی اد پارامتر 'OP' از '.AC' دستورات و .NOISE که باید همان مقدار پیش فرض دارند (DDIsa06037 - سر و صدا 5.15.1).
مودی دست زدن به اورژانس فی منابع سر و صدا به طوری که سر و صدا گذرا است در طول تجزیه و تحلیل قدرت تا محاسبه نمی (DDIsa06221 - سر و صدا 5.15.1).
اشکال فی زینگ:
مدیریت ادویه اصلاح به نمونه Verilog هنگام دفع پارامترهای واقعی ادویه به پارامترهای Verilog عدد صحیح (DDIsa03293 - سر و صدا 5.15.0).
اصلاح محاسبه قدرت آنالوگ زمانی که دستگاه های SPICE به طور مستقیم از Verilog-A نمونه (DDIsa05921 - سر و صدا 5.15.0).
اصلاح عامل نقطه فی لو خروجی زمانی که انتخاب اطلاعات دستگاه قرار است به & quot؛ تمام اطلاعات و & quot؛ (DDIsa05923 - سر و صدا 5.15.0).
نشت حافظه است که زمانی که بسته شدن یک مدار با .PRINT و .PRINTALL دستورات در کنترل شبیه ساز فی لو (- سر و صدا 5.15.0 DDIsa05946) رخ داده است را اصلاح کرد.
دست زدن به اصلاح از خلق و خوی پارامتر به صورت خودکار در هنگام اجرای تجزیه و تحلیل جارو (DDIsa05368 - سر و صدا 5.15.1).
دست زدن به اصلاح از تابع جدول که سقوط کرد هنگامی که ارزش 'X' بود تعریف در جهت افزایش نمی (DDIsa05969 - سر و صدا 5.15.1).
Correctedmeasurements در سیگنال کوچک شکل موج فی له و افزود نام مستعار formeasure بخشنامه فی لو پارامترهای (DDIsa06065 - سر و صدا 5.15.1).
دست زدن به اصلاح از دستور .JITTER که بود که بعد از بارگیری مجدد مدار (DDIsa06080 - سر و صدا 5.15.1) استخراج نیست.
اصلاح تجزیه منبع VNOISE برای پارامترهای مدل XScale و YSCALE و به روز اسناد (DDIsa06090 - سر و صدا 5.15.1).
دست زدن به اصلاح از دستور '.TRACE که باید مورد نمی حساس بر روی شکل موج' ONOISE 'در طول تجزیه و تحلیل نویز (DDIsa06106 - سر و صدا 5.15.1).
2010 سپتامبر 30 صفحه 14 / 23SMASH 5.15.1، ادم خسیس و لئیم 2.4.1 و SHAKER 5.15.1 ویژگی های جدید
تجزیه اصلاح شده دو قطبی پارامتر مدل TREF که در کلوین به جای سانتیگراد به عنوان خوانده شده بود (DDIsa06137 - سر و صدا 5.15.1).
اصلاح یک تصادف است که زمانی که در حال اجرا تجزیه و تحلیل عامل-چند نقطه در حالت دسته ای و هدایت خروجی به فی لو رخ داده است (DDIsa06161 - سر و صدا 5.15.1).
صرفه جویی در اصلاح از .FFT نتیجه فی لو هنگامی که به & quot؛ متوسط و & quot؛ فعال است (DDIsa06171 - سر و صدا 5.15.1).
اصلاح SNR و THD محاسبات زمانی که در یک پنجره عمومی از نتایج .FFT فی لو (DDIsa06192 - سر و صدا 5.15.1) انجام می شود.
اصلاح تولید ICD فی لو نام که با شاخص توسط یک زمانی که در حال اجرا تجزیه و تحلیل مونت کارلو (DDIsa06211 - سر و صدا 5.15.1) ذخیره شده است.
نمایش اصلاح از یک اقدام DC غیر منتظره منجر فی لو پیغام خطا در هنگام اجرای جارو و مونت کارلو تجزیه و تحلیل (DDIsa06234 - سر و صدا 5.15.1).
دست زدن به اصلاح از نظر درون خطی با شروع از کاراکتر '$' در داخل دستورات (DDIsa06235 - سر و صدا 5.15.1).
دست زدن به اصلاح وابستگی بین پارامتر خلق و خوی و .TEMP بخشنامه (DDIsa06245 - سر و صدا 5.15.1).
دست زدن به اصلاح واحد پارامتر = HERTZ برای توصیف چند جمله ای در مدل لاپلاس (DDIsa06255 - سر و صدا 5.15.1).
دست زدن به اصلاح از netlists مدار با وابستگی کتابخانه دایره موجود در برخی خاص کتابخانه ریخته گری فی له که باعث تصادف شد (DDIsa06276 - سر و صدا 5.15.1).
سر و صدا - Verilog و Verilog-AMS:
فراهمکنندگان:
پشتیبانی پیاده سازی از Verilog-2001 اظهارات پارامتر با محدوده کاتیونهای خاص (DDIsa00671 - سر و صدا 5.15.0).
مدیریت اجرا از Verilog و & quot؛ $ dist_ ها & quot؛ عملکرد سیستم برای توزیع احتمالاتی (DDIsa01729 - سر و صدا 5.15.0).
پیاده سازی معنایی کاتیون فی veri برای کار Verilog را قادر می سازد و ارزش گذشت در استدلال (DDIsa01769 - سر و صدا 5.15.0).
پیاده سازی معنایی کاتیون فی veri برای کار Verilog را قادر می سازد و ارزش گذشت در استدلال (DDIsa01872 - سر و صدا 5.15.0).
استفاده از پیاده سازی از عدد صحیح، واقعی، بدون درنگ و بیان زمان انواع به عنوان آرگومان از وظایف کاربر Verilog و توابع (DDIsa02157 - سر و صدا 5.15.0).
اضافه شده تشخیص استاتیک و دینامیک در متناهی حلقه در Verilog و & quot؛ همیشه و & quot؛ و & quot؛ برای همیشه & quot؛ را اظهارات حاوی تنها nonblocking اظهارات انتساب (DDIsa02772 - سر و صدا 5.15.0).
پیاده سازی صدور یک پیام هشدار دهنده در هنگام استفاده از یک مقدار از نوع واقعی با فرمت٪ D در Verilog $ وظیفه سیستم نمایش (DDIsa02799 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از اظهارات پورت ماژول Verilog-2001 در سبک ANSI (DDIsa03035 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از Verilog-A اپراتور آنالوگ لاپلاس (DDIsa03060 - سر و صدا 5.15.0).
مدیریت اجرا از قدرت کاتیونهای خاص در اعلامیه دهنده سیگنال قرار دارند Verilog (DDIsa03179 - سر و صدا 5.15.0).
مدیریت اجرا از Verilog اعلان متغیر در اظهارات بلوک (DDIsa03243 - سر و صدا 5.15.0).
بهبود Verilog تجزیه پیام های خطا هنگام فعال سازی یک تابع اعلام نشده کاربر (DDIsa03300 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از Verilog-2001 & quot؛ را localparam ها & quot؛ اعلامیه (DDIsa03302 - سر و صدا 5.15.0).
مدیریت اجرا از اظهارات متغیر Verilog در اظهارات متوالی و موازی بلوک (DDIsa03358 - سر و صدا 5.15.0).
پیاده سازی صدور یک پیام هشدار دهنده در هنگام Verilog UDP شامل باهم FL icting مدخل جدول (DDIsa03473 - سر و صدا 5.15.0).
دست زدن به اجرا در Verilog (غیر) مسدود کردن تکالیف با تاخیر داخل در اظهارات به نام بلوک (DDIsa03649 - سر و صدا 5.15.0).
بهبود زمان اجرا تلفیقی زمانی که اعلام و با استفاده از چند برنامه Verilog کاربر (DDIsa03780 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از Verilog-2001 & quot؛ را @ * و & quot؛ اظهارات (DDIsa03845 - سر و صدا 5.15.0).
مدیریت اجرا از عبارات الحاق با مقادیر ثابت که به کار Verilog و یا آرگومان تابع به تصویب (DDIsa03872 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از Verilog و & quot؛ @ (بیان رویداد) & quot؛ را زمانی که بیان شامل اپراتورهای (DDIsa04093 - سر و صدا 5.15.0).
دست زدن به اجرا در Verilog و & quot؛ 'زمانبندی ها & quot؛ دستورات با & quot؛ 10S & quot؛ را و & quot؛ 100S & quot؛ را واحد (DDIsa04112 - سر و صدا 5.15.0).
پیام های خطای بهبود یافته صادر هنگامی که تدوین و تشریح مدل های Verilog (DDIsa04173 - سر و صدا 5.15.0).
پیاده سازی تشخیص استاتیک و دینامیک در متناهی حلقه در Verilog & quot؛ را برای همیشه & quot؛ را اظهارات (DDIsa04253 - سر و صدا 5.15.0).
پیاده سازی نمونه Verilog از آرایه گیت که در آن یک اتصال دهنده سیگنال قرار دارند اسکالر است (DDIsa04689 - سر و صدا 5.15.0).
به روز رسانی تجزیه کننده Verilog جاسازی شده به هموار کردن راه برای Verilog سال 2001، Verilog-AMS 2.3، و SystemVerilog (DDIsa04784 - سر و صدا 5.15.0).
(- سر و صدا 5.15.0 DDIsa04799) دست زدن به طول شبیه سازی تغییرات ارزش تاخیر در Verilog اظهارات انتساب مستمر اجرا شده است.
پشتیبانی پیاده سازی از بیت انتخاب و بخشی انتخاب در Verilog & quot؛ را صحیح و & quot؛ متغیرها در سمت چپ بافت بیان جانبی (DDIsa04853 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از بیت انتخاب و بخشی انتخاب در Verilog و & quot؛ زمان و & quot؛ متغیرها در سمت چپ بافت بیان جانبی (DDIsa04854 - سر و صدا 5.15.0).
پشتیبانی پیاده سازی از اظهارات پورت Verilog با & quot؛ tri0 ها & quot؛ یا & quot؛ tri1 ها & quot؛ خالص انواع (DDIsa04979 - سر و صدا 5.15.0).
دست زدن به انواع داده های مختلف اما سازگار اجرا برای عبارات گذشت به استدلال Verilog تابع (DDIsa05053 - سر و صدا 5.15.0).
بهبود پیغام خطا Verilog زمانی که عدم تطابق اتصال در طول جزئیات رخ می دهد (DDIsa05640 - سر و صدا 5.15.0).
دست زدن به اجرا در Verilog $ توقف و $ فی وظایف سیستم نیش به عنوان اظهارات تابع (DDIsa05743 - سر و صدا 5.15.0).
ویژگی ها:
دست زدن به اجرا در Verilog سیگنال پاره انتخاب به عنوان اتصالات واقعی در بنادر خروجی (DDIsa05748 - سر و صدا 5.15.0).
اجرا SDF حاشیه نویسی دست زدن به در Verilog و & quot؛ $ setuphold ها & quot؛ با منفی و & quot؛ راه اندازی و & quot؛ یا & quot؛ برگزاری & quot؛ را ارزش (DDIsa05947 - سر و صدا 5.15.0).
پیاده سازی دست زدن به در Verilog-A از بلوک های چند آنالوگ (DDIsa05984 - سر و صدا 5.15.0).
پیاده سازی صدور پیغام خطا هنگام استفاده از یک پورت برق Verilog به عنوان چپ سمت از دستور انتساب مستمر (DDIsa05997 - سر و صدا 5.15.0).
پیاده سازی پشتیبانی از کلمه کلیدی 'امضا' در Verilog اظهارات ثبت نام (DDIsa03766 - سر و صدا 5.15.1).
پشتیبانی پیاده سازی برای Verilog حاشیه نویسی تاخیر با استفاده از فشرده (از gzip) SDF فی له (DDIsa05504 - سر و صدا 5.15.1).
پشتیبانی پیاده سازی برای پارامترهای Verilog PATHPULSE دلار با حد رد (DDIsa06094 - سر و صدا 5.15.1).
دست زدن به بهبود چند نخ برای توصیف Verilog-AMS آنالوگ (DDIsa06200 - سر و صدا 5.15.1).
مودی کاتیون فی:
محدودیت برداشته به 32 بیت در مقادیر پارامتر Verilog برای باینری، مبنای هشت و لیترال هگزادسیمال (DDIsa01718 - سر و صدا 5.15.0).
مودی ED فی نمایش Verilog از ارزش زمان که به 32 بیت محدود شد و که در حال حاضر اجازه می دهد تا ارزش 64 بیتی (DDIsa02841 - سر و صدا 5.15.0).
مودی ED فی Verilog کار portsmanagement به رفتار مانند متغیر کار Verilog با توجه به & quot؛ را به صورت خودکار به & quot؛ سبک (DDIsa03960 - سر و صدا 5.15.0).
مودی ED فی دست زدن به تلفیقی از مدل های Verilog با (مانند 2000) تعداد زیادی از اعلامیه پارامتر که قبلا موفق به کامپایل (DDIsa04122 - سر و صدا 5.15.0).
مودی دست زدن به تدوین ED فی مدل Verilog با بزرگ (مانند 200000) برخی از اظهارات در & quot؛ را اولیه و & quot؛ یا & quot؛ همیشه و & quot؛
بلوک که قبلا موفق به کامپایل (DDIsa04525 - سر و صدا 5.15.0).
مودی دست زدن به اورژانس فی کتابخانه مدل Verilog به طوری که مدل های نامعتبر است و یا هنوز پشتیبانی نمی جلوگیری از استفاده از دیگر مدل های (DDIsa05604 - سر و صدا 5.15.0) نیست.
فی مودی اد پیام های Verilog به طوری که موقعیت کد منبع که در آن خطا رخ می دهد می توان با لینک قابل کلیک (DDIsa05944 - سر و صدا 5.15.0) نمایش داده میشود.
مودی نسل ED فی از عامل نقطه فی لو به طوری که داده منطق مربوط است خروجی به طور پیش فرض نیست و می توان از طریق تنظیمات برنامه (DDIsa05154 - سر و صدا 5.15.1) را فعال کنید.
مودی دست زدن به اورژانس فی سیگنال منطق در یک سلسله مراتب مدار Verilog اتصال SPICE زیر مدارات به دستگاه های غیر ضروری رابط (DDIsa05442 - سر و صدا 5.15.1) ایجاد کنید.
تمدید استفاده از عبارات Verilog mintypmax به طوری که آنها به ارزش پارامترهای (DDIsa06029 - سر و صدا 5.15.1) محدود نمی شود.
اضافه شده لینک منبع از دست رفته در پیام خطا صادر شده به گزارش فی لو زمانی که اعلام چندین متغیر Verilog / سیم با همین نام (DDIsa06040 - سر و صدا 5.15.1).
صفحه 17/23 30 سپتامبر، امکانات 2010New سر و صدا 5.15.1، ادم خسیس و لئیم 2.4.1 و SHAKER 5.15.1
مودی دست زدن به اورژانس فی هشدار در مورد استفاده از پیش فرض Verilog زمانبندی طوری که آن را صادر تنها زمانی که زمانبندی توسط ماژول استفاده می شود (DDIsa06050 - سر و صدا 5.15.1).
مودی دست زدن به اورژانس فی از توصیف منطق وارد به طوری که BSM متوسط فی له می تواند لود زمانی که کد منبع Verilog در دسترس نیست (DDIsa06186 - سر و صدا 5.15.1).
سبک های بهبود یافته پیغام خطا Verilog در مورد عملکرد سیستم ناشناخته، عملکرد سیستم پشتیبانی و نه حمایت تماس (DDIsa06188 - سر و صدا 5.15.1).
دست زدن به بهینه از مسدود کردن چند اختصاص در یک سیگنال در همان دلتا چرخه (DDIsa06281 - سر و صدا 5.15.1).
اشکال فی زینگ:
اصلاح یک تصادف رخ داده است که هنگامی که یک Verilog scalarmodule اعلامیه ورودی به عنوان یک سیم بردار redeclared شد (DDIsa02987 - سر و صدا 5.15.0).
چک کردن در Verilog-A از انواع ریاضی عملوند (- سر و صدا 5.15.0 DDIsa03019) را اصلاح کرد.
دست زدن به اصلاح اظهارات به جلو از سیگنال های Verilog (DDIsa03068 - سر و صدا 5.15.0).
پشتیبانی تصحیح شده را در Verilog-A در فی ارزش محدود در داخل محدوده پارامتر کاتیونهای خاص (DDIsa03251 - سر و صدا 5.15.0).
مدیریت ادویه اصلاح به نمونه Verilog هنگام دفع پارامترهای واقعی ادویه به پارامترهای Verilog عدد صحیح (DDIsa03293 - سر و صدا 5.15.0).
دست زدن به اصلاح از مقدار ثابت Verilog 2147483648 که قبلا موفق به کامپایل (DDIsa03746 - سر و صدا 5.15.0).
اصلاح یک تصادف است که می تواند رخ دهد به علت یک استثنا uncaught در یک مدل Verilog (DDIsa03931 - سر و صدا 5.15.0).
اصلاح خطای کامپایل وقتی که یک Verilog استدلال خروجی کار به زیر کار را قادر می سازد گذشت (DDIsa03963 - سر و صدا 5.15.0).
دست زدن به اصلاح از تجزیه و تحلیل پوشش با عبارات Verilog حاوی منطق و استدلال واقعی (DDIsa05199 - سر و صدا 5.15.0).
ارزیابی اصلاح از عبارات تکرار Verilog که در آن ثابت صفر است (DDIsa05227 - سر و صدا 5.15.0).
دست زدن به اصلاح اظهارات به جلو از متغیرهای Verilog (DDIsa05232 - سر و صدا 5.15.0).
اصلاح یک تصادف که در Verilog-A در هنگام استفاده از یک آرایه ورودی در تابع آنالوگ رخ داده است (DDIsa05431 - سر و صدا 5.15.0).
دست زدن به اصلاح از مقادیر منفی برای محدوده پورت Verilog (DDIsa05520 - سر و صدا 5.15.0).
اصلاح محاسبه قدرت آنالوگ زمانی که دستگاه های SPICE به طور مستقیم از Verilog-A نمونه (DDIsa05921 - سر و صدا 5.15.0).
انتساب اصلاح پارامترهای واقعی Verilog به VHDL جنریک عدد صحیح که در آن ارزش به جای گرد قطع شده است (DDIsa05948 - سر و صدا 5.15.0).
رفتار اصلاح از Verilog MOS سوئیچ به طوری که آنها تبلیغ قدرت ورودی تغییر حتی اگر هیچ لبه سطح رخ می دهد (DDIsa05949 - سر و صدا 5.15.0).
ویژگی ها:
رفتار اصلاح از Verilog و & quot؛ $ نگه & quot؛ را و & quot؛ $ بهبود و & quot؛ توابع زمان-چک که می تواند نقض اشتباه در مقدار دهی اولیه شبیه سازی گزارش (DDIsa05993 - سر و صدا 5.15.0).
اصلاح نام اصلی SPICE isine و vsine شد که لود نه به عنوان در LRM توصیف (DDIsa06009 - سر و صدا 5.15.0).
مقدار دهی اولیه اصلاح لاپلاس تابع مدل که می تواند در طول تجزیه و تحلیل عامل نقطه نادرست (DDIsa06026 - سر و صدا 5.15.0).
اصلاح تحریک حساسیت بر متغیرهای Verilog اختصاص چندین بار در یک دلتا چرخه (DDIsa04932 - سر و صدا 5.15.1).
دست زدن به شبکه استفاده نشده تصحیح شده را در توصیف Verilog-A که مطالب در ماتریس ایجاد و باعث مشکلات همگرایی (DDIsa05229 - سر و صدا 5.15.1).
(- سر و صدا 5.15.1 DDIsa06027) Verilog-A عملگر لاپلاس که می تواند باعث culties فی DIF به Fi دوم عامل نقطه را اصلاح کرد.
دست زدن به وابستگی به اصلاح از Verilog فی له همراه با 'شامل بخشنامه که توسط مدیریت وابستگی نادیده گرفته شد (DDIsa06030 - سر و صدا 5.15.1).
اصلاح یک تصادف است که می تواند رخ دهد هنگامی که بارگزاری و اجرای مدارات Verilog متعدد در یک نمونه واحد از سر و صدا (DDIsa06033 - سر و صدا 5.15.1).
اصلاح یک تصادف است که می تواند رخ دهد هنگامی که مقدار دهی اولیه Verilog-A متغیر آنالوگ (DDIsa06042 - سر و صدا 5.15.1).
اتصال اصلاح سیگنال منطق به پورت آنالوگ بود که دیگر ایجاد یک ماژول رابط (DDIsa06052 - سر و صدا 5.15.1).
اصلاح یک تصادف است که می تواند در طول دهی اولیه یک Verilog-A سیگنال آنالوگ رخ می دهد (DDIsa06097 - سر و صدا 5.15.1).
اصلاح یک تصادف است که برای تکرار Verilog در لیترال با یک مقدار ثابت 0 تکثیر رخ داده است (DDIsa06101 - سر و صدا 5.15.1).
دست زدن به اصلاح پارامترهای مورد استفاده در ثابت تکرار که می تواند باعث بارگذاری مدار به شکست (DDIsa06102 - سر و صدا 5.15.1).
(- سر و صدا 5.15.1 DDIsa06108) اصلاح از VCD فی له که می تواند نادرست وقتی که خاطرات ترسیم شد تولید می شود.
دست زدن به اصلاح شرایط مسیر Verilogmodule که زمانی که قبلا با استفاده از compiledmodels (DDIsa06109 - سر و صدا 5.15.1) نادیده گرفته شد.
دسترسی تصحیح به متغیرهای آرایه منطق در داخل بلوک Verilog آنالوگ (DDIsa06111 - سر و صدا 5.15.1).
دست زدن به متغیرهای Verilog-A اصلاح با دامنه ناشناخته است که aminimumtime گام (DDIsa06115 - سر و صدا 5.15.1) باعث شد.
اصلاح یک تصادف است که هنگام اتصال یک متغیر واقعی آنالوگ به پورت رخ داده است (DDIsa06119 - سر و صدا 5.15.1).
دست زدن به اصلاح از عدد صحیح مورد استفاده در $ realtobits تابع تبدیل Verilog شد که بالا بردن خطا (DDIsa06122 - سر و صدا 5.15.1).
دست زدن به اصلاح از $ نمایش وظیفه سیستم Verilog شد که خارج سازی یک رشته اشتباه زمانی که چندین٪ فرمت T speci- اورژانس فی مورد استفاده قرار گرفت (DDIsa06160 - سر و صدا 5.15.1).
تولید کد اصلاح شده برای Verilog لیترال اندازه (1'b0) مورد استفاده در عبارات آنالوگ (DDIsa06164 - سر و صدا 5.15.1).
اصلاح یک تصادف که در Verilog تکالیف غیر مسدود کردن با انتخاب خارج از مرزهای کمی (DDIsa06166 - سر و صدا 5.15.1) رخ داده است.
دست زدن به اصلاح از Verilog $ وظیفه سیستم sdf_annotate خواستار به طوری که نام سلسله مراتبی برای آرگومان دوم پذیرفته (DDIsa06173 - سر و صدا 5.15.1).
دست زدن به اصلاح از Verilog-A محاسبه مشتق شده از تابع ریاضی در برخی از موارد که می تواند مسائل همگرایی (DDIsa06190 - سر و صدا 5.15.1) شود.
ارتقاء:
ویژگی ها:
فراهمکنندگان:
فراهمکنندگان:
فراهمکنندگان:
ویژگی ها:
نظر یافت نشد